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NCP3420
OD
V OD_LO
V OD_HI
DRVH
or
DRVL
V PWM_HI
t pdlOD
90%
Figure 2. Output Disable Timing Diagram
t pdhOD
10%
IN
t pdlDRVL
t fDRVL
V PWM_LO
DRVL
90%
2V
10%
10%
90%
t pdhDRVH
t rDRVH
t pdlDRVH
t fDRVH
t rDRVL
DRVH ? SW
90%
90%
10%
2V
10%
t pdhDRVL
SW
Figure 3. Nonoverlap Timing Diagram
http://onsemi.com
5
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